【FPGA篇章二】FPGA开发流程：详述每一环节的物理含义和实现目标

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FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照下图进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程，这样来达到项目时间上的优势。但是，大部分的流程步骤还是需要我们循规蹈矩的去做，因为这些步骤的输入是上一个步骤的结果，输出是下一个步骤的输入的关系，这样的步骤就必不可少了。

软件开发步骤       ：    输入、    编译、   链接、        执行

对应的FPGA开发 ：设计输入、综合、布局布线、下载烧写

FPGA开发只是为了确保这核心实现主干路每一个环节的成功性加了其他的修饰（约束）和验证而已。下面，我们将以核心主干路为路线，一 一介绍每个环节的物理含义和实现目标。

1设计输入

    1.1设计输入方式

从FPGA开发流程中的主干线上分离出第一步设计输入横向环节，并做了进一步的细节的处理，从下图看到，设计输入方式有三种形式，有IP核、原理图、HDL。

原理图输入

HDL输入

HDL全称是硬件描述语言Hardware Description Language。

HDL语言具有不同层次上的抽象，这些抽象层有开关级、逻辑门级、RTL级、行为级和系统级。

　　开关级、逻辑门级又叫结构级，直接反映的是结构上的特性，大量的使用原语调用，很类似最开始原理图转成门级网表。

　　RTL级又可称为功能级。

IP（Intellectual Property）核

任何实现一定功能的模块叫做IP（Intellectual Property）。这里把IP核作为一种输入方式单独列出来，主要考虑到完全用IP核确实是可以形成一个项目。

    1.2综合

　　不管你是采用单一的输入方式，还是采用的是混合编程，我们统称得到设计输入后，都得把设计输入得到一个可以和FPGA硬件资源相匹配的一个描述。假设FPGA是基于LUT结构的，那么我们就得到一个基于LUT结构门级网表。在这个过程中，又可以分为如图两个步骤。

　　需要说明的是在Altera的开发流程中，将编译、映射过程按照我们叙述的合称综合，而在Xilinx开发流程中，由设计输入得到门级网表的过程叫做综合，而映射过程归结到其叫做实现的某一子步骤中。但是整体的流程还是遵循这个顺序的，只是叫法不一样而已。

    1.2.1编译

原理图、HDL、IP核这些都将通过编译后生成门级的网表，这里生成门级网表的过程其实是早起ASIC的步骤，直接生成门电路网表。这个时候的网表文件和具体的器件无关，也就是说，生成的门电路网表也是一种平台移植的媒质。

    1.2.2映射

我们通过编译得到一张门级网表之后，与早先ASIC开发流程中在这个门级网表布线后去做掩膜不同，接下来就得考虑如何与我们选择的硬件平台结合起来，毕竟我们使用的硬件平台是由一个一个的LUT（假设这类FPGA）组成的。那么这个结合的过程就是映射过程。

这个过程其实很复杂，首先需要把形成的网表逻辑门给规划成一些小的组合，然后再去映射到LUT中，这个过程中规划按照一定的算法和章程进行。不同的算法和章程就会得到不同的映射，不同的映射就会为后面的过程提供不同的选择，最终生成性能不一样的电路了。

映射的工程比较复杂，运算量也很大，也是为什么FPGA开发过程中，一直存在的一个问题，形成最终的可配置二进制文件的时间非常长，特别是一些大一点的项目，时间消耗比较长的一个点就是映射了，至于具体的映射算法就超出了书的范围了。再强调的是，映射是和器件有关的，即使是同一个系列，不同型号的FPGA内部就够也是有区别的，好比从外观看都是一个单元楼内的单元房，但是每个单元房内装修、家具摆设等都是不一样的。

  1.3 布局布线

    1.3.1 布局

讲到这一块，正好有这么一个例子来讲解这个概念。近来报道朝鲜希望在俄罗斯远东地区租用数十万公顷的土地用来培育农产品。咱先撇开今后的购买的成功与否，假设成功了，并且有了这个详细的希望培育的农作物的品种及数量，有各式各样的蔬菜、主粮、禽类畜养场、果树等等。我们前面做的那些流程得到的LUT门级网表就好比这样的清单。

得到这样的清单之后，我们再假设在这十万公顷的土地上，阳光、水资源、温差都有一定的分布。大家知道农作物的的成长和高量产或者与阳关有关，或者与水资源有关，或者与温差有关，并且禽类的畜养材料与农作物的副产有关。所以接下来要做的事情就是根据现有的自然条件和农产品的所需环境特点合理布局，哪些地适合做什么。

紧接着我们回到FPGA开发中来，我们通过前面的步骤得到的清单就是LUT门级网表。网表里提供的仅仅是从逻辑关系上一些LUT结构的连接。我们需要将这些LUT结构配置到FPGA具体的哪个位置。

在FPGA里布局需要考虑的问题是，如何将这些已有的逻辑上连接的LUT及其它元素合理的放到现有的FPGA里，达到功能要求的时候保证质量。具体点就比如，乘法器这样的电路适合放在RAM附近，当然，硬件乘法器的硬件布局一般也是在存储器附近，有利于缩短乘法的延时时间，什么样的电路需要配置高速等等。

十万公顷的地布局规划好了，农产品就会有很好的丰收，同样FPGA开发布局布好了，由FPGA搭建起来的电路就会更加稳定和扩展性。

    1.3.2 布线

上小节中，我们把十万公顷的地给安排好了，哪些地该种什么。具体实施之前还有一些是必须做的，比如农作物的浇灌，没有一个很好的灌溉系统是一个问题；再比如丰收了得采摘吧，这个时候，能够让大卡车到达每一块农地的公路枢纽也是需要解决的问题。将每一块或者相关的田地连接的灌水系统和公路的建设，就好比我们这个布线的过程。

我们在FPGA内通过布局，知道那些LUT具体分布到哪个SLICE，但是一方面如何让这些SLICE连接起来，二方面如何让输入的信号到达相应的开始处理点和如何让输出到达输出IO上，并且连接的电路整体性能好，这就是布线这个环节需要完成的内容。要达到布线最优话，当然这里面涉及到布线算法和很多细节问题，比如涉及到布线资源、PLL资源分布。但是这些对我们理解布线这个概念没有很多益处，暂且不深入，本质上就是一个线路求最优的问题。

    1.4 约束

约束，在综合和布局布线这两个流程环节里都出现了，我们暂且规定其为约束一和约束二，或者说综合约束和布局布线约束（布局布线约束又分为位置约束、时序约束）。

约束，就是对这些环节操作定制规则。一般开发环境会对这些约束有个默认，这些默认的设置对大部分情况下还是适用的，但是通常布局布线约束中的I/O约束是我们每一个工程都必须给定的。同时开发工具开放其他约束接口，允许我们设置这些规则，具体的有哪些约束怎么去做在后面介绍工具使用的时候进行讨论，这里先明白这些约束的基本概念。

    综合约束

综合约束确实是在综合过程中做的，用来指导综合过程，包括编译和映射。我们已经知道综合过程是将RTL级电路描述转换到FPGA上的硬件单元（LUT）中，形成以FPGA存在的硬件单元构成的电路。

不同的综合指导原则也就是综合约束，将会产生不同的电路。当得到的电路性能不能满足需求的时候，适当考虑综合约束，来达到一个速度和面积的转换的效果，实现性能的提升。电路实现的速度和消耗的面积是贯穿在FPGA开发过程中两个矛盾的问题，综合约束是其中一种小范围内实现速度和面积平衡点移动的方式。

    位置约束

位置约束和我们布局有关系，它就是指布局的策略。根据所选择的FPGA平台现有硬件资源分布来决定我们布局。

其中最典型的位置约束就是I/O约束。一个典型的系统是既有输入也有输出的，而不管是输入还是输出，都是从I/O上为端点的。输入从哪个端点进来，输出从哪个端点出去，输入是需要支持什么样的电气特性的端点，输出又是需要支持什么样的电气特定的端点。这些都是I/O约束做的事情。任何一个工程，都必须有这么一个约束。

还有一种典型的位置约束是在增量编译里涉及的物理界定。增量编译的出现就是因为在FPGA开发过程中综合和布局布线的长耗时性而提出的。思想就是把FPGA切成很多个小块的FPGA，然后约定具体哪块小FPGA放置什么模块，实现什么样的功能，从物理上进行界定。当修改工程后，开发平台就会检测哪些小FPGA内没有进行修改，哪些进行了修改，然后将修改过的部分重新进行综合布局布线步骤。这样一来，相比原来修改一点，全工程重新经过那些过程来讲，时间节省下来了。

    时序约束

时序约束很大程度上和布线有关。

由于一方面信号在芯片内传递是需要消耗时间的，另一方面大量存在的寄存器有反应时间，而我们开发的最开始的时候这些时间都是理想化的。但是考虑到真实情况下，如果跑的速度比较高，达到了200M这么个速度，当然这个高速和具体的芯片有关，高性能的芯片本身跑的速度可以达到很高，200M相对来说就不是高速，对一些低性能芯片还可能达不到200M。这个时候，这些时间达到了同样一个系统时间数量级的时候，很可能影响电路的性能了。某一刻，该来的信号没有来，默认的话就会采集错误信号了。

为了让这些硬件本身带来的延时时间更理想化，我们就要对这些决定时间延时的因素优化来减少时间延时。对于寄存器本身的反应时间这个因素我们开发者是无能为力的，我们要做的优化就是布线了。是走直线还是走其他，不仅仅决定于自身这条路径，还和整个系统布线有关，好比水桶原理，系统性能决定于最差路径延时。

时序约束做的就是这些事情，但是时序约束并不是指具体去连接每一条线，这个工作就像前面那些流程一样都是由软件去实现的，先用软件自己默认原则布线，然后对其结果分析，不满足时序要求的，我们再对具体的问题路径做一些指导约束。时序约束的添加，主要包括周期约束、输入偏移约束和输出偏移约束。

    1.5 FPGA开发仿真

在经过上面从设计输入到综合再到布局布线过程的介绍后，我们来集中探讨一下，在这些过程中涉及到的相应的仿真。

仿真，字面上讲就是模拟真实状况。我们FPGA设计里面的仿真，就是模拟真实电路的状况，查看电路是不是我们需要的电路。

如果我们把FPGA开发形成电路当作一个产品的生产过程，那么在FPGA开发流程中含有的三种仿真（RTL级仿真、静态仿真和时序仿真）就好比产品线中的三道检测站。

    1.5.1 测试平台

所谓testbench,即测试平台，详细的说就是给待验证的设计添加激励，同时观察输出响应是否符合设计要求。测试平台，测试平台在做功能仿真、静态仿真和时序仿真的时候都需要用到。刚开始的对于一些初学者，遇到的都是一些简单的东西，测试平台相应的也很简单，用一个文件就可以很清晰的呈现测试结构。对于一些复杂的项目，测试就没有那么简单了，由此还专门产生一个行业——测试行业。这个时候我们要用到一个概念就是结构化测试。

一个完整的测试平台如下图所示，它是分结构组成的，其中对设计测试结果的判断不仅可以通过观察对比波形得到，而且可以灵活使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让它们自动比较输出结果。

测试平台的设计是多种多样，可以使用灵活的Verilog的验证脚本，但是它也是基于硬件语言但是又服务于软件测试的语言，有时并行有时顺序，只有掌握这些关键点，才能很好服务测试。需要说明的一点是，不管大家是已经在用Verilog在写测试平台还是刚学习写测试平台，那么建议大家还是能用到System Verilog中相对Verilog新的语法还是尝试的用，System Verilog是一种趋势，它本身就是向下兼容的第三代的Verilog。

    1.5.2 RTL级仿真-功能仿真

这里RTL级仿真属于第一道检测，有些场合称作功能仿真，为了突出和后面的静态仿真的区别，以免在后面介绍静态仿真的时候大家弄的很头大，我们还是这样称呼。它是对工程在寄存器转送级进行的描述时进行测试，查看其在RTL级描述的时候实现的功能的正确性。

关于RTL级仿真，如果设计中设计到原理图输入的话，在一些仿真工具中是不支持的，比如Modelsim，这个时候要进行功能上的验证，可以将原理图转换成HDL描述，或者直接把整个工程转换成LUT门级网表后进行后面要讲到的静态仿真完成。

所有逻辑功能的验证都希望在RTL级做，尽可能的将问题发现在RTL级仿真过程中，减少后面发现问题带来的反复。

    1.5.3 静态仿真-门级仿真

静态仿真，有些地方给的外号叫门级仿真，确切的说应该是综合后的LUT门级网表。是在综合过程后做的仿真。有些开发平台下将静态仿真具体又分为编译仿真和映射仿真，比如ISE就是这样做的，但是个人觉得应该很少场合做这个编译仿真。静态仿真的目的就是验证当工程到了用LUT门级网表描述的时候，从功能上检查验证工程的正确性。

不管是Altera还是Xilinx的开发平台，都直接支持静态仿真，但是由于各自厂家的仿真器专业性不强，我们还是用第三方仿真工具比较多。这时候在第三方工具下的输入必须是经过综合工具综合出来的涵盖工程所有信息的LUT门级网表文件了。一般专业一点的第三方综合工具是不具备综合功能的，至少我们在使用Modelsim的时候，并没有要求我们添加工程用到的具体的哪一款型号FPGA的信息。这也是静态仿真的外号门级仿真指的是LUT门级网表仿真的依据。

    1.5.4 时序仿真

时序仿真是在布局布线之后做的，在前面介绍时序约束的时候讲到，布线延时问题影响到了电路的性能的时候可以做时序约束。那么这个延时问题的获得就可以通过时序仿真获得，当然还有一种获得延时出现超载情况，这个属于下面小节介绍的静态时序分析了。

一般情况下，电路进行完布线过程后，会生成一个延时信息文件，我们简称SDF(standrad dealy format)文件，Quartus平台下是以.sdo文件形式存在的。里面含有三种延时信息，分别为最小值、典型值、最大值，存在的形式是最小值：典型值：最大值，一般缩写min:typ:max。这里也体现了，在FPGA里的延时信息是不能够精确获得的，只能是逼近，因为本身同一器件中，不同的区域的逻辑门也很有可能和其他的区域内同种的逻辑门的延时不一样。我们这里举一个例子来说明一下这三种值的含义。

如上图，这是一个描述一段延时线的延时信息，给的延时信息从in端点到out端点，输入发生跳变后，分别以最小值、典型值和最大值将信号跳变传递到out端点。我们这里只是一段延时线，在延时信息文件里还有一类延时信息，就是一些具有逻辑功能的cell延时，这个时候信号跳变又分为由高变低和有低变高，因为这两种跳变在这些器件里的三种延时值是不一样的，得分别探讨，具体分别以某一种情况类推。

在做后仿真的时候，只需要在做完静态仿真后的基础上添加布线的延时信息后，再分析逻辑功能是否满足要求。后方针的平台 使用情况和前面一样，一般采用第三方仿真工具，典型的是Modlesim，具体操作过程见软件相关操作章节。

    1.6静态时序分析

静态时序分析，简称STA（Static Timing Analysis），这个过程做的话一定是在做后仿真前做的。

在布局布线后，会生成时序分析报告，该报告是分析工具利用从布线的路径上提取出寄生参数后精确计算出来的。该报告中会提示出一些关键路径，所谓关键路径就是指延时信息比较突出的信号节点流，通过分析可以得到不满足时序要求的路径，这个过程就是STA过程。

静态时序分析的特点就是不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计。很多设计都可以在功能验证的成功的基础上，加上一个很好的静态时序分析，就可以替代耗时非常长的后仿真了，这是一种很有保障性的化简流程方式。后仿真相对静态时序分析来说还具有逻辑验证，在加上延时信息的基础上分析逻辑。

    1.7在线调试

在线调试也称作板级调试，它是将工程下载到FPGA芯片上后分析代码运行的情况。有人会以为，我们不是已经做了仿真了，甚至是时序仿真都通过了，还会存在问题么？在实际中，存在这么些情况我们需要用到在线调试：

仿真不全面而没有发现的FPGA设计错误。很多情况下，由于太复杂，无法做到100%的代码覆盖率；

在板级交互中，存在异步事件，很难做仿真，或者仿真起来时间很长，无法运行；

除了本身FPGA外，还可能存在板上互连可靠性问题、电源问题和IC之间的信号干扰问题，都可能导致系统运行出错；

其他潜在问题。

在线调试的方式主要有两种，一种是利用外部测试设备，把内部信号传送到FPGA针脚上，然后用示波器或者逻辑分析仪观察信号；另一种就是利用嵌入式逻辑分析仪，在设计中插入逻辑分析仪，利用JTAG边缘数据扫描和开发工具完成数据交互。

嵌入式逻辑分析仪的原理相当与在FPGA中开辟一个环形存储器，存储器的大小决定了能够查看的数据的深度，是可以人为设定的，但是不得超出资源。在FPGA内部，根据设置的需要查看的信号节点信息和驱动的采样时钟，对信息进行采样，并放置到设定的存储空间里，存储空间是环形的，内容随时间更新。然后通过判断触发点来检查采集数据，一旦满足触发条件，这个时候会停止扫描，然后将触发点前后的一些数据返回给PC端的测试工具进行波形显示，供开发者进行调试。

目前的调试工具都是和本身的FPGA开发平台挂钩的，不同FPGA厂商都会有开发软件平台，嵌入式逻辑分析仪也就不同。Altera 厂家提供的是SignalTapII，而 Xilinx厂家提供的是 ChipScope，这些工具的具体使用在后面工具中详解。

当然这里除了嵌入式逻辑分析仪外，各厂家还提供了一些其他的在线调试工具，例如SignalProbe等等，但是或多或少的用的人不是很多，有兴趣的可以找到该功能使用的说明手册。

    1.8 配置及固化

到了最后一个环节就可以完成FPGA的流程了。

    1.8.1 FPGA配置过程

在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用户模式。

FPGA上电以后首先进入配置模式（configuration），在最后一个配置数据载入到FPGA以后，进入初始化模式（initialization），在初始化完成后进入用户模式（user-mode）。在配置模式和初始化模式下，FPGA的用户I/O处于高阻态（或内部弱上拉状态），当进入用户模式下，用户I/O就按照用户设计的功能工作。

【FPGA篇章二】FPGA开发流程：详述每一环节的物理含义和实现目标的相关教程结束。